%A 高琛,张帆 %T 基于FPGA的递归神经网络加速器的研究进展 %0 Journal Article %D 2019 %J 网络与信息安全学报 %R 10.11959/j.issn.2096-109x.2019034 %P 1-13 %V 5 %N 4 %U {https://www.infocomm-journal.com/cjnis/CN/abstract/article_169149.shtml} %8 2019-08-15 %X

递归神经网络(RNN)近些年来被越来越多地应用在机器学习领域,尤其是在处理序列学习任务中,相比CNN等神经网络性能更为优异。但是RNN及其变体,如LSTM、GRU等全连接网络的计算及存储复杂性较高,导致其推理计算慢,很难被应用在产品中。一方面,传统的计算平台CPU不适合处理RNN的大规模矩阵运算;另一方面,硬件加速平台GPU的共享内存和全局内存使基于GPU的RNN加速器的功耗比较高。FPGA 由于其并行计算及低功耗的特性,近些年来被越来越多地用来做 RNN 加速器的硬件平台。对近些年基于FPGA的RNN加速器进行了研究,将其中用到的数据优化算法及硬件架构设计技术进行了总结介绍,并进一步提出了未来研究的方向。